[要約] 要約：RFC 2682は、VC-Merge対応ATM LSR（レイヤスイッチルータ）におけるパフォーマンスの問題について説明しています。 目的：このRFCの目的は、VC-Merge対応ATM LSRのパフォーマンス問題を特定し、解決策を提案することです。
Network Working Group I. Widjaja
Request For Comments: 2682 Fujitsu Network Communications
Category: Informational A. Elwalid
Bell Labs, Lucent Technologies
September 1999
Performance Issues in VC-Merge Capable ATM LSRs
VCマージ対応ATM LSRのパフォーマンスの問題
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Abstract
概要
VC merging allows many routes to be mapped to the same VC label, thereby providing a scalable mapping method that can support thousands of edge routers. VC merging requires reassembly buffers so that cells belonging to different packets intended for the same destination do not interleave with each other. This document investigates the impact of VC merging on the additional buffer required for the reassembly buffers and other buffers. The main result indicates that VC merging incurs a minimal overhead compared to non-VC merging in terms of additional buffering. Moreover, the overhead decreases as utilization increases, or as the traffic becomes more bursty.
VCマージにより、多くのルートを同じVCラベルにマッピングできるため、数千のエッジルーターをサポートできるスケーラブルなマッピング方法が提供されます。VCマージには、同じ宛先用に意図されたさまざまなパケットに属するセルが互いにインターリーブしないように、バッファを再組み立てする必要があります。このドキュメントでは、再組み立てバッファやその他のバッファーに必要な追加のバッファーに対するVCのマージの影響を調査します。主な結果は、VCマージが追加のバッファリングの点で非VCマージと比較して最小限のオーバーヘッドが発生することを示しています。さらに、使用率が増加するにつれてオーバーヘッドは減少します。
Recently some radical proposals to overhaul the legacy router architectures have been presented by several organizations, notably the Ipsilon's IP switching [1], Cisco's Tag switching [2], Toshiba's CSR [3], IBM's ARIS [4], and IETF's MPLS [5]. Although the details of their implementations vary, there is one fundamental concept that is shared by all these proposals: map the route information to short fixed-length labels so that next-hop routers can be determined by direct indexing.
最近、レガシールーターアーキテクチャをオーバーホールするためのいくつかの過激な提案は、いくつかの組織、特にイプシロンのIPスイッチング[1]、Ciscoのタグスイッチング[2]、東芝のCSR [3]、IBMのARI [4]、およびIETFのMPLS [5）によって提示されています。]。実装の詳細はさまざまですが、これらすべての提案で共有される基本的な概念が1つあります。ルート情報を短い固定長ラベルにマッピングして、次のホップルーターを直接インデックスで決定できるようにします。
Although any layer 2 switching mechanism can in principle be applied, the use of ATM switches in the backbone network is believed to be a very attractive solution since ATM hardware switches have been extensively studied and are widely available in many different architectures. In this document, we will assume that layer 2 switching uses ATM technology. In this case, each IP packet may be segmented to multiple 53-byte cells before being switched. Traditionally, AAL 5 has been used as the encapsulation method in data communications since it is simple, efficient, and has a powerful error detection mechanism. For the ATM switch to forward incoming cells to the correct outputs, the IP route information needs to be mapped to ATM labels which are kept in the VPI or/and VCI fields. The relevant route information that is stored semi-permanently in the IP routing table contains the tuple (destination, next-hop router). The route information changes when the network state changes and this typically occurs slowly, except during transient cases. The word "destination" typically refers to the destination network (or CIDR prefix), but can be readily generalized to (destination network, QoS), (destination host, QoS), or many other granularities. In this document, the destination can mean any of the above or other possible granularities.
ATMハードウェアスイッチが広範囲に研究されており、多くの異なるアーキテクチャで広く利用可能であるため、レイヤー2スイッチングメカニズムを原則として適用できますが、BackboneネットワークでのATMスイッチの使用は非常に魅力的なソリューションであると考えられています。このドキュメントでは、レイヤー2スイッチングがATMテクノロジーを使用していると仮定します。この場合、各IPパケットは、切り替える前に複数の53バイトセルにセグメント化される場合があります。従来、AAL 5は、単純で効率的であり、強力なエラー検出メカニズムがあるため、データ通信のカプセル化方法として使用されてきました。ATMが正しい出力に転送されるセルに切り替えると、IPルート情報をVPIまたは/およびVCIフィールドに保持するATMラベルにマッピングする必要があります。IPルーティングテーブルに半永続的に保存されている関連するルート情報には、タプル（宛先、次のホップルーター）が含まれています。ルート情報は、ネットワークの状態が変更されると変更され、これは通常、過渡的な場合を除き、通常ゆっくりと発生します。「宛先」という単語は通常、宛先ネットワーク（またはCIDRプレフィックス）を指しますが、（宛先ネットワーク、QoS）、（宛先ホスト、QoS）、または他の多くの粒度に容易に一般化できます。このドキュメントでは、目的地は上記または他の可能な粒度のいずれかを意味します。
Several methods of mapping the route information to ATM labels exist. In the simplest form, each source-destination pair is mapped to a unique VC value at a switch. This method, called the non-VC merging case, allows the receiver to easily reassemble cells into respective packets since the VC values can be used to distinguish the senders. However, if there are n sources and destinations, each switch is potentially required to manage O(n^2) VC labels for full-meshed connectivity. For example, if there are 1,000 sources/destinations, then the size of the VC routing table is on the order of 1,000,000 entries. Clearly, this method is not scalable to large networks. In the second method called VP merging, the VP labels of cells that are intended for the same destination would be translated to the same outgoing VP value, thereby reducing VP consumption downstream. For each VP, the VC value is used to identify the sender so that the receiver can reconstruct packets even though cells from different packets are allowed to interleave. Each switch is now required to manage O(n) VP labels - a considerable saving from O(n^2). Although the number of label entries is considerably reduced, VP merging is limited to only 4,096 entries at the network-to-network interface. Moreover, VP merging requires coordination of the VC values for a given VP, which introduces more complexity. A third method, called VC merging, maps incoming VC labels for the same destination to the same outgoing VC label. This method is scalable and does not have the space constraint problem as in VP merging. With VC merging, cells for the same destination is indistinguishable at the output of a switch. Therefore, cells belonging to different packets for the same destination cannot interleave with each other, or else the receiver will not be able to reassemble the packets. With VC merging, the boundary between two adjacent packets are identified by the "End-of-Packet" (EOP) marker used by AAL 5.
ルート情報をATMラベルにマッピングするいくつかの方法が存在します。最も単純な形式では、各ソース照明ペアは、スイッチで一意のVC値にマッピングされます。VC値を使用して送信者を区別できるため、非VCマージの場合と呼ばれるこの方法により、受信機はセルをそれぞれのパケットに簡単に再組み立てることができます。ただし、Nソースと目的地がある場合、各スイッチは、フルメッシュの接続のためにO（n^2）VCラベルを管理するために潜在的に必要です。たとえば、1,000個のソース/宛先がある場合、VCルーティングテーブルのサイズは1,000,000エントリのオーダーにあります。明らかに、この方法は大規模なネットワークにとってスケーラブルではありません。VPマージと呼ばれる2番目の方法では、同じ宛先を対象としたセルのVPラベルは、同じ発信VP値に変換され、それによりVP消費が下流に削減されます。VPごとに、VC値を使用して送信者を識別して、異なるパケットのセルがインターリーブできる場合でも、受信機がパケットを再構築できるようにします。各スイッチは、O（n）VPラベルを管理するために必要になりました。これは、O（n^2）からかなりの節約です。ラベルエントリの数は大幅に削減されていますが、VPの合併はネットワーク間インターフェイスで4,096エントリのみに制限されています。さらに、VPのマージには、特定のVPのVC値の調整が必要であり、より複雑さをもたらします。VC MERGINGと呼ばれる3番目の方法は、同じ発信VCラベルに同じ宛先の入っているVCラベルをマップします。この方法はスケーラブルであり、VPの合併のようにスペース制約問題はありません。VCマージを使用すると、同じ宛先のセルがスイッチの出力で区別できません。したがって、同じ宛先の異なるパケットに属するセルは、互いに互いに交差することはできません。そうしないと、受信機がパケットを再組み立てることができません。VCのマージを使用すると、AAL 5が使用する「パケットの終了」（EOP）マーカーによって2つの隣接するパケット間の境界が識別されます。
It is worthy to mention that cell interleaving may be allowed if we use the AAL 3/4 Message Identifier (MID) field to identify the sender uniquely. However, this method has some serious drawbacks as: 1) the MID size may not be sufficient to identify all senders, 2) the encapsulation method is not efficient, 3) the CRC capability is not as powerful as in AAL 5, and 4) AAL 3/4 is not as widely supported as AAL 5 in data communications.
AAL 3/4メッセージ識別子（MID）フィールドを使用して送信者を一意に識別する場合、細胞のインターリーブが許可される可能性があることに言及するのは価値があります。ただし、この方法には次のように深刻な欠点があります。1）すべての送信者を識別するにはミッドサイズでは不十分な場合があります。2）カプセル化方法は効率的ではありません。AAL 3/4は、データ通信のAAL 5ほど広くサポートされていません。
Before VC merging with no cell interleaving can be qualified as the most promising approach, two main issues need to be addressed. First, the feasibility of an ATM switch that is capable of merging VCs needs to be investigated. Second, there is widespread concern that the additional amount of buffering required to implement VC merging is excessive and thus making the VC-merging method impractical. Through analysis and simulation, we will dispel these concerns in this document by showing that the additional buffer requirement for VC merging is minimal for most practical purposes. Other performance related issues such as additional delay due to VC merging will also be discussed.
細胞のインテリアなしでマージする前に、最も有望なアプローチとして資格を取得することができます。2つの主な問題に対処する必要があります。まず、VCを統合できるATMスイッチの実現可能性を調査する必要があります。第二に、VCマージを実装するのに必要な追加量のバッファリングが過剰であり、したがってVCマース法を非現実的にするという懸念が広く懸念されています。分析とシミュレーションを通じて、VCマージの追加のバッファー要件がほとんどの実用的な目的では最小限であることを示すことにより、このドキュメントでこれらの懸念を払拭します。VCの合併による追加の遅延など、他のパフォーマンス関連の問題についても説明します。
In principle, the reassembly buffers can be placed at the input or output side of a switch. If they are located at the input, then the switch fabric has to transfer all cells belonging to a given packet in an atomic manner since cells are not allowed to interleave. This requires the fabric to perform frame switching which is not flexible nor desirable when multiple QoSs need to be supported. On the other hand, if the reassembly buffers are located at the output, the switch fabric can forward each cell independently as in normal ATM switching. Placing the reassembly buffers at the output makes an output-buffered ATM switch a natural choice.
原則として、再組み立てバッファーは、スイッチの入力または出力側に配置できます。それらが入力にある場合、スイッチファブリックは、セルがインターリーブを許可していないため、特定のパケットに属するすべてのセルを原子的方法で伝達する必要があります。これには、複数のQOSSをサポートする必要がある場合に柔軟でも望ましくないフレームスイッチングを実行するためにファブリックが必要です。一方、再組み立てバッファーが出力にある場合、スイッチファブリックは通常のATMスイッチングのように各セルを個別に転送できます。出力に再組み立てバッファーを配置すると、出力バッファーのATMスイッチが自然な選択になります。
We consider a generic output-buffered VC-merge capable MPLS switch with VCI translation performed at the output. Other possible architectures may also be adopted. The switch consists of a non-blocking cell switch fabric and multiple output modules (OMs), each is associated with an output port. Each arriving ATM cell is appended with two fields containing an output port number and an input port number. Based on the output port number, the switch fabric forwards each cell to the correct output port, just as in normal ATM switches. If VC merging is not implemented, then the OM consists of an output buffer. If VC merging is implemented, the OM contains a number of reassembly buffers (RBs), followed by a merging unit, and an output buffer. Each RB typically corresponds to an incoming VC value. It is important to note that each buffer is a logical buffer, and it is envisioned that there is a common pool of memory for the reassembly buffers and the output buffer.
出力で実行されたVCI翻訳を備えた一般的な出力バッファーVCマルジ能力MPLSスイッチを検討します。他の可能なアーキテクチャも採用される場合があります。スイッチは、非ブロッキングセルスイッチファブリックと複数の出力モジュール（OMS）で構成され、それぞれが出力ポートに関連付けられています。それぞれ到着するATMセルには、出力ポート番号と入力ポート番号を含む2つのフィールドが追加されています。出力ポート番号に基づいて、スイッチファブリックは、通常のATMスイッチと同様に、各セルを正しい出力ポートに前方に移します。VCマージが実装されていない場合、OMは出力バッファーで構成されます。VCマージが実装されている場合、OMには多数の再組み立てバッファー（RB）が含まれ、その後にマージユニットと出力バッファが含まれます。通常、各RBは着信VC値に対応します。各バッファーは論理バッファーであることに注意することが重要であり、再組み立てバッファーと出力バッファーに共通のメモリプールがあることが想定されています。
The purpose of the RB is to ensure that cells for a given packet do not interleave with other cells that are merged to the same VC. This mechanism (called store-and-forward at the packet level) can be accomplished by storing each incoming cell for a given packet at the RB until the last cell of the packet arrives. When the last cell arrives, all cells in the packet are transferred in an atomic manner to the output buffer for transmission to the next hop. It is worth pointing out that performing a cut-through mode at the RB is not recommended since it would result in wastage of bandwidth if the subsequent cells are delayed. During the transfer of a packet to the output buffer, the incoming VCI is translated to the outgoing VCI by the merging unit. To save VC translation table space, different incoming VCIs are merged to the same outgoing VCI during the translation process if the cells are intended for the same destination. If all traffic is best-effort, full-merging where all incoming VCs destined for the same destination network are mapped to the same outgoing VC, can be implemented. However, if the traffic is composed of multiple classes, it is desirable to implement partial merging, where incoming VCs destined for the same (destination network, QoS) are mapped to the same outgoing VC.
RBの目的は、特定のパケットのセルが同じVCにマージされた他のセルとインターリーブしないようにすることです。このメカニズム（パケットレベルでのストアアンドフォワードと呼ばれる）は、パケットの最後のセルが到着するまで、RBの特定のパケットの各着信セルを保存することで実現できます。最後のセルが到着すると、パケット内のすべてのセルは、次のホップに送信するために出力バッファーに原子的に転送されます。後続のセルが遅延すると帯域幅が無駄になるため、RBでカットスルーモードを実行することは推奨されないことを指摘する価値があります。出力バッファーへのパケットの転送中、着信VCIはマージユニットによって発信VCIに翻訳されます。VC翻訳テーブルスペースを保存するために、セルが同じ宛先を対象としている場合、翻訳プロセス中に異なる着信VCIが同じ発信VCIにマージされます。すべてのトラフィックがベストエフォルトである場合、同じ宛先ネットワークに向けられているすべての着信VCが同じ発信VCにマッピングされる場合、フルマースを実装できます。ただし、トラフィックが複数のクラスで構成されている場合、同じ（宛先ネットワーク、QOS）に導かれる入っているVCが同じ発信VCにマッピングされる部分的なマージを実装することが望ましいです。
Regardless of whether full merging or partial merging is implemented, the output buffer may consist of a single FIFO buffer or multiple buffers each corresponding to a destination network or (destination network, QoS). If a single output buffer is used, then the switch essentially tries to emulate frame switching. If multiple output buffers are used, VC merging is different from frame switching since cells of a given packet are not bound to be transmitted back-to-back. In fact, fair queueing can be implemented so that cells from their respective output buffers are served according to some QoS requirements. Note that cell-by-cell scheduling can be implemented with VC merging, whereas only packet-by-packet scheduling can be implemented with frame switching. In summary, VC merging is more flexible than frame switching and supports better QoS control.
完全なマージまたは部分マージが実装されているかどうかに関係なく、出力バッファーは、それぞれ宛先ネットワークまたは（宛先ネットワーク、QoS）に対応する単一のFIFOバッファーまたは複数のバッファで構成されます。単一の出力バッファーを使用すると、スイッチは基本的にフレームスイッチングをエミュレートしようとします。複数の出力バッファーを使用すると、特定のパケットのセルが連続して送信されないため、VCの合併はフレームスイッチングとは異なります。実際、それぞれの出力バッファーからのセルがいくつかのQoS要件に従って提供されるように、公正なキューイングを実装できます。セルバイセルスケジューリングはVCマージで実装できるのに対し、パケットごとのスケジューリングのみをフレームスイッチングで実装できることに注意してください。要約すると、VCの合併はフレームの切り替えよりも柔軟であり、より良いQoSコントロールをサポートします。
This section compares the VC-merging switch and the non-VC merging switch. The non-VC merging switch is analogous to the traditional output-buffered ATM switch, whereby cells of any packets are allowed to interleave. Since each cell is a distinct unit of information, the non-VC merging switch is a work-conserving system at the cell level. On the other hand, the VC-merging switch is non-work conserving so its performance is always lower than that of the non-VC merging switch. The main objective here is to study the effect of VC merging on performance implications of MPLS switches such as additional delay, additional buffer, etc., subject to different traffic conditions.
このセクションでは、VCマーススイッチと非VCマージスイッチを比較します。非VCマージスイッチは、従来の出力バッファー型ATMスイッチに類似しており、パケットのセルがインターリーブします。各セルは異なる情報の単位であるため、非VCマージスイッチはセルレベルでの作業継承システムです。一方、VCマーギングスイッチは非作業保存であるため、そのパフォーマンスは常にVCマージスイッチのパフォーマンスよりも低くなっています。ここでの主な目的は、さまざまなトラフィック条件を条件として、追加の遅延、追加バッファなどのMPLSスイッチのパフォーマンスへの影響に対するVCマージの効果を研究することです。
In the simulation, the arrival process to each reassembly buffer is an independent ON-OFF process. Cells within an ON period form a single packet. During an OFF periof, the slots are idle. Note that the ON-OFF process is a general process that can model any traffic process.
シミュレーションでは、各再組み立てバッファーへの到着プロセスは、独立したオンオフプロセスです。期間内のセルは単一のパケットを形成します。オフペリオフの間、スロットはアイドル状態です。オンオフプロセスは、トラフィックプロセスをモデル化できる一般的なプロセスであることに注意してください。
We first investigate the effect of switch utilization on the additional buffer requirement for a given overflow probability. To carry the comparison, we analyze the VC-merging and non-VC merging case when the average packet size is equal to 10 cells, using geometrically distributed packet sizes and packet interarrival times, with cells of a packet arriving contiguously (later, we consider other distributions). The results show, as expected, the VC-merging switch requires more buffers than the non-VC merging switch. When the utilization is low, there may be relatively many incomplete packets in the reassembly buffers at any given time, thus wasting storage resource. For example, when the utilization is 0.3, VC merging requires an additional storage of about 45 cells to achieve the same overflow probability. However, as the utilization increases to 0.9, the additional storage to achieve the same overflow probability drops to about 30 cells. The reason is that when traffic intensity increases, the VC-merging system becomes more work-conserving.
最初に、特定のオーバーフロー確率の追加のバッファー要件に対するスイッチ使用率の影響を調査します。比較を実行するために、平均パケットサイズが10セルに等しい場合、VCマースと非VCのマージケースを分析します。幾何学的に分布したパケットサイズとパケット間到達時間を使用して、パケットのセルが隣接して到着します（後で、私たちは検討してください。その他の分布）。結果は、予想どおり、VCマーギングスイッチには、非VCマージスイッチよりも多くのバッファーが必要です。使用率が低い場合、いつでも再組み立てバッファーに比較的多くの不完全なパケットが存在する可能性があるため、ストレージリソースが無駄になります。たとえば、使用率が0.3の場合、VCの合併には、同じオーバーフロー確率を達成するために約45セルの追加ストレージが必要です。ただし、使用率が0.9に増加すると、同じオーバーフロー確率を達成するための追加ストレージが約30セルに低下します。その理由は、トラフィック強度が増加すると、VCマージーシステムがより勤勉になるようになるからです。
It is important to note that ATM switches must be dimensioned at high utilization value (in the range of 0.8-0.9) to withstand harsh traffic conditions. At the utilization of 0.9, a VC-merge ATM switch requires a buffer of size 976 cells to provide an overflow probability of 10^{-5}, whereas an non-VC merge ATM switch requires a buffer of size 946. These numbers translate the additional buffer requirement for VC merging to about 3% - hardly an additional buffering cost.
厳しい交通条件に耐えるために、ATMスイッチは高い利用率（0.8-0.9の範囲）で寸法を寸法化する必要があることに注意することが重要です。0.9の使用率では、VCマルジュATMスイッチにはサイズ976セルのバッファーが10^{-5}のオーバーフロー確率を提供する必要がありますが、非VCマージATMスイッチはサイズ946のバッファーを必要とします。VCの追加のバッファー要件は、約3％にマージされます - 追加のバッファリングコストはほとんどありません。
We now vary the average packet size to see the impact on the buffer requirement. We fix the utilization to 0.5 and use two different average packet sizes; that is, B=10 and B=30. To achieve the same overflow probability, VC merging requires an additional buffer of about 40 cells (or 4 packets) compared to non-VC merging when B=10. When B=30, the additional buffer requirement is about 90 cells (or 3 packets). As expected, the additional buffer requirement in terms of cells increases as the packet size increases. However, the additional buffer requirement is roughly constant in terms of packets.
これで、バッファ要件への影響を確認するために、平均パケットサイズを変化させます。使用率を0.5に修正し、2つの異なる平均パケットサイズを使用します。つまり、b = 10およびb = 30です。同じオーバーフロー確率を達成するには、VCマージには、b = 10の場合の非VCマージと比較して、約40セル（または4つのパケット）の追加バッファーが必要です。B = 30の場合、追加のバッファ要件は約90セル（または3つのパケット）です。予想どおり、パケットサイズが増加するにつれて、セルに関して追加のバッファー要件が増加します。ただし、追加のバッファー要件は、パケットの点でほぼ一定です。
There may be some concern that VC merging may require too much buffering when the number of reassembly buffers increases, which would happen if the switch size is increased or if cells for packets going to different destinations are allowed to interleave. We will show that the concern is unfounded since buffer sharing becomes more efficient as the number of reassembly buffers increases.
再組み立てバッファーの数が増加すると、VCマージがバッファリングが必要になる場合があります。これは、スイッチサイズが増加した場合、または異なる宛先に行くパケットのセルがインターリーブできる場合に発生します。バッファー共有がバッファーの数が増加するにつれてより効率的になるため、懸念が根拠がないことを示します。
To demonstrate our argument, we consider the overflow probability for VC merging for several values of reassembly buffers (N); i.e., N=4, 8, 16, 32, 64, and 128. The utilization is fixed to 0.8 for each case, and the average packet size is chosen to be 10. For a given overflow probability, the increase in buffer requirement becomes less pronounced as N increases. Beyond a certain value (N=32), the increase in buffer requirement becomes insignificant. The reason is that as N increases, the traffic gets thinned and eventually approaches a limiting process.
私たちの議論を示すために、再組み立てバッファー（n）のいくつかの値のVCマージのオーバーフロー確率を考慮します。すなわち、n = 4、8、16、32、64、および128。使用率は各ケースで0.8に固定され、平均パケットサイズは10に選択されます。nが増加するにつれてはあまり顕著ではありません。特定の値（n = 32）を超えて、バッファ要件の増加は重要ではありません。その理由は、Nが増加すると、トラフィックが薄くなり、最終的に制限プロセスに近づくためです。
We now turn our attention to different traffic processes. First, we use the same ON period distribution and change the OFF period distribution from geometric to hypergeometric which has a larger Square Coefficient of Variation (SCV), defined to be the ratio of the variance to the square of the mean. Here we fix the utilization at 0.5. As expected, the switch performance degrades as the SCV increases in both the VC-merging and non-VC merging cases. To achieve a buffer overflow probability of 10^{-4}, the additional buffer required is about 40 cells when SCV=1, 26 cells when SCV=1.5, and 24 cells when SCV=2.6. The result shows that VC merging becomes more work-conserving as SCV increases. In summary, as the interarrival time between packets becomes more bursty, the additional buffer requirement for VC merging diminishes.
これで、さまざまなトラフィックプロセスに注意を向けています。まず、期間分布で同じものを使用し、オフ期間分布を幾何学から高幾何学に変更します。これは、より大きな平方係数（SCV）を持つ平均の平方の平方の比と定義されます。ここでは、使用率を0.5で修正します。予想どおり、SCVがVCマースと非VCのマージの両方のケースで増加すると、スイッチパフォーマンスが低下します。10^{-4}のバッファオーバーフロー確率を達成するために、追加のバッファーは、SCV = 1の場合は約40セル、SCV = 1.5の場合は26セル、SCV = 2.6の場合は24セルです。結果は、SCVが増加するにつれてVCのマージがより仕事を想定することを示しています。要約すると、パケット間の登録時間がより爆発的になると、VCのマージの追加のバッファー要件が減少します。
Up to now, the packet size has been modeled as a geometric distribution with a certain parameter. We modify the packet size distribution to a more realistic one for the rest of this document. Since the initial deployment of VC-merge capable ATM switches is likely to be in the core network, it is more realistic to consider the packet size distribution in the Wide Area Network. To this end, we refer to the data given in [6]. The data collected on Feb 10, 1996, in FIX-West network, is in the form of probability mass function versus packet size in bytes. Data collected at other dates closely resemble this one.
これまで、パケットサイズは、特定のパラメーターを備えた幾何学的な分布としてモデル化されています。このドキュメントの残りの部分に対して、パケットサイズの分布をより現実的なものに変更します。VC-Mergeの有能なATMスイッチの最初の展開はコアネットワークにある可能性が高いため、広いエリアネットワークのパケットサイズ分布を考慮する方がより現実的です。この目的のために、[6]に与えられたデータを参照します。1996年2月10日に固定西ネットワークで収集されたデータは、バイトのパケットサイズと比較して確率質量関数の形式です。他の日付で収集されたデータは、これによく似ています。
The distribution appears bi-modal with two big masses at 40 bytes (about a third) due to TCP acknowledgment packets, and 552 bytes (about 22 percent) due to Maximum Transmission Unit (MTU) limitations in many routers. Other prominent packet sizes include 72 bytes (about 4.1 percent), 576 bytes (about 3.6 percent), 44 bytes (about 3 percent), 185 bytes (about 2.7 percent), and 1500 bytes (about 1.5 percent) due to Ethernet MTU. The mean packet size is 257 bytes, and the variance is 84,287 bytes^2. Thus, the SCV for the Internet packet size is about 1.1.
この分布は、TCPの確認パケットにより40バイト（約3分の1）で2つの大きな質量を持つBi-Modalと、多くのルーターの最大透過装置（MTU）の制限により552バイト（約22％）が表示されます。その他の顕著なパケットサイズには、イーサネットMTUによる72バイト（約4.1％）、576バイト（約3.6％）、44バイト（約3％）、185バイト（約2.7％）、1500バイト（約1.5％）が含まれます。平均パケットサイズは257バイトで、分散は84,287バイト^2です。したがって、インターネットパケットサイズのSCVは約1.1です。
To convert the IP packet size in bytes to ATM cells, we assume AAL 5 using null encapsulation where the additional overhead in AAL 5 is 8 bytes long [7]. Using the null encapsulation technique, the average packet size is about 6.2 ATM cells.
バイトのIPパケットサイズをATMセルに変換するために、AAL 5の追加オーバーヘッドが長さ8バイトであるヌルカプセル化を使用してAAL 5を想定しています[7]。ヌルカプセル化技術を使用すると、平均パケットサイズは約6.2 ATMセルです。
We examine the buffer overflow probability against the buffer size using the Internet packet size distribution. The OFF period is assumed to have a geometric distribution. Again, we find that the same behavior as before, except that the buffer requirement drops with Internet packets due to smaller average packet size.
インターネットパケットサイズ分布を使用して、バッファーサイズに対するバッファオーバーフロー確率を調べます。オフ期間は、幾何学的な分布を持っていると想定されています。繰り返しますが、平均パケットサイズが小さいためにバッファ要件がインターネットパケットを使用して低下することを除いて、以前と同じ動作がわかります。
To model correlated interarrival times, we use the DAR(p) process (discrete autoregressive process of order p) [8], which has been used to accurately model video traffic (Star Wars movie) in [9]. The DAR(p) process is a p-th order (lag-p) discrete-time Markov chain. The state of the process at time n depends explicitly on the states at times (n-1), ..., (n-p).
相関関係時間をモデル化するために、DAR（P）プロセス（注文Pの離散自己回帰プロセス）[8]を使用します。DAR（P）プロセスは、P-TH ORDER（LAG-P）離散時間マルコフチェーンです。時間nでのプロセスの状態は、時々（n-1）、...、（n-p）の状態に明示的に依存します。
We examine the overflow probability for the case where the interarrival time between packets is geometric and independent, and the case where the interarrival time is geometric and correlated to the previous one with coefficient of correlation equal to 0.9. The empirical distribution of the Internet packet size from the last section is used. The utilization is fixed to 0.5 in each case. Although, the overflow probability increases as p increases, the additional amount of buffering actually decreases for VC merging as p, or equivalently the correlation, increases. One can easily conclude that higher-order correlation or long-range dependence, which occurs in self-similar traffic, will result in similar qualitative performance.
パケット間の到達時間が幾何学的で独立している場合のオーバーフロー確率、および到達間時間が幾何学的であり、相関係数が0.9に等しい場合と相関する場合のオーバーフロー確率を調べます。最後のセクションからのインターネットパケットサイズの経験的分布が使用されます。使用は、それぞれの場合に0.5に固定されています。Pが増加するにつれてオーバーフロー確率は増加しますが、VCがPとしてマージしたり、相関が相関しているため、追加の量のバッファリング量が実際に減少します。自己類似のトラフィックで発生する高次相関または長距離依存性が同様の定性的パフォーマンスをもたらすと簡単に結論付けることができます。
The discussions up to now have assumed that cells within a packet arrive back-to-back. When traffic shaping is implemented, adjacent cells within the same packet would typically be spaced by idle slots. We call such sources as "slow sources". Adjacent cells within the same packet may also be perturbed and spaced as these cells travel downstream due to the merging and splitting of cells at preceding nodes.
これまでの議論は、パケット内のセルが連続して到着すると仮定しています。トラフィックシェーピングが実装されると、同じパケット内の隣接セルは通常、アイドルスロットによって間隔が取られます。「遅いソース」などのソースを呼び出します。同じパケット内の隣接するセルは、前のノードでのセルのマージと分割により、これらのセルが下流に移動するため、乱れて間隔を空けている場合があります。
Here, we assume that each source transmits at the rate of r_s (0 < r_s < 1), in units of link speed, to the ATM switch. To capture the merging and splitting of cells as they travel in the network, we will also assume that the cell interarrival time within a packet is ran-domly perturbed. To model this perturbation, we stretch the original ON period by 1/r_s, and flip a Bernoulli coin with parameter r_s during the stretched ON period. In other words, a slot would contain a cell with probability r_s, and would be idle with probability 1-r_s during the ON period. By doing so, the average packet size remains the same as r_s is varied. We simulated slow sources on the VC-merge ATM switch using the Internet packet size distribution with r_s=1 and r_s=0.2. The packet interarrival time is assumed to be geometrically distributed. Reducing the source rate in general reduces the stresses on the ATM switches since the traffic becomes smoother. With VC merging, slow sources also have the effect of increasing the reassembly time. At utilization of 0.5, the reassembly time is more dominant and causes the slow source (with r_s=0.2) to require more buffering than the fast source (with r_s=1). At utilization of 0.8, the smoother traffic is more dominant and causes the slow source (with r_s=0.2) to require less buffering than the fast source (with r_s=1). This result again has practical consequences in ATM switch design where buffer dimensioning is performed at reasonably high utilization. In this situation, slow sources only help.
ここでは、各ソースがR_S（0 <r_s <1）の速度で、リンク速度の単位でATMスイッチに送信されると仮定します。セルがネットワーク内を移動するときにマージと分割をキャプチャするために、パケット内のセル間陸上時間が走行されていると仮定します。この摂動をモデル化するために、期間のオリジナルを1/r_sだけ伸ばし、期間中にパラメーターr_sでベルヌーリコインをひっくり返します。言い換えれば、スロットには確率R_Sのセルが含まれ、期間中に確率1-R_Sでアイドル状態になります。そうすることで、R_Sが変化するのと同じままです。R_S = 1およびR_S = 0.2のインターネットパケットサイズ分布を使用して、VC-Merge ATMスイッチの遅いソースをシミュレートしました。パケット間登録時間は、幾何学的に分布していると想定されています。一般にソースレートを減らすと、トラフィックがよりスムーズになるため、ATMスイッチの応力が軽減されます。VCの合併により、遅いソースも再組み立て時間を長くする効果があります。0.5の利用時に、再組み立て時間がより支配的であり、遅いソース（R_S = 0.2）が高速ソース（R_S = 1で）よりも多くのバッファリングを必要とします。0.8を利用すると、より滑らかなトラフィックがより支配的であり、遅いソース（R_S = 0.2）が高速ソース（R_S = 1で）よりも少ないバッファリングを必要とします。この結果は、バッファ寸法が適度に高い利用で実行されるATMスイッチ設計に実際的な結果をもたらします。この状況では、遅いソースのみが役立ちます。
It is of interest to see the impact of cell reassembly on packet delay. Here we consider the delay at one node only; end-to-end delays are subject of ongoing work. We define the delay of a packet as the time between the arrival of the first cell of a packet at the switch and the departure of the last cell of the same packet. We study the average packet delay as a function of utilization for both VC-merging and non-VC merging switches for the case r_s=1 (back-to-back cells in a packet). Again, the Internet packet size distribution is used to adopt the more realistic scenario. The interarrival time of packets is geometrically distributed. Although the difference in the worst-case delay between VC-merging and non-VC merging can be theoretically very large, we consistently observe that the difference in average delays of the two systems to be consistently about one average packet time for a wide range of utilization. The difference is due to the average time needed to reassemble a packet.
パケットの遅延に対するセルの再組み立ての影響を見ることは興味深いです。ここでは、1つのノードでのみ遅延を検討します。エンドツーエンドの遅延は、進行中の作業の対象です。パケットの遅延を、スイッチにパケットの最初のセルが到着してから同じパケットの最後のセルの出発までの時間として定義します。VCマースと非VCの両方のマージスイッチの使用関数として、ケースR_S = 1（パケット内のバックツーバックセル）の平均パケット遅延を研究します。繰り返しますが、インターネットパケットサイズの分布は、より現実的なシナリオを採用するために使用されます。パケットの登録時間は幾何学的に分布しています。VCマージと非VCのマージの最悪の遅延の違いは理論的には非常に大きい場合がありますが、2つのシステムの平均遅延の差は、広範囲の平均パケット時間について一貫して1つの平均パケット時間であることが一貫して観察されます。利用。違いは、パケットを再組み立てするのに必要な平均時間によるものです。
To see the effect of cell spacing in a packet, we again simulate the average packet delay for r_s=0.2. We observe that the difference in average delays of VC merging and non-VC merging increases to a few packet times (approximately 20 cells at high utilization). It should be noted that when a VC-merge capable ATM switch reassembles packets, in effect it performs the task that the receiver has to do otherwise. From practical point-of-view, an increase in 20 cells translates to about 60 micro seconds at OC-3 link speed. This additional delay should be insignificant for most applications.
パケット内のセル間隔の効果を確認するために、R_S = 0.2の平均パケット遅延を再度シミュレートします。VCマージと非VCのマージの平均遅延の差は、数回のパケット時間（高い利用で約20セル）に増加することがわかります。VCマージ対応のATMスイッチがパケットを再組み立てする場合、事実上、レシーバーがそうしなければならないタスクを実行することに注意する必要があります。実用的な視点から、20セルの増加は、OC-3リンク速度で約60マイクロ秒に変換されます。この追加の遅延は、ほとんどのアプリケーションでは重要ではありません。
There are no security considerations directly related to this document since the document is concerned with the performance implications of VC merging. There are also no known security considerations as a result of the proposed modification of a legacy ATM LSR to incorporate VC merging.
ドキュメントはVCの合併のパフォーマンスへの影響に関係しているため、このドキュメントに直接関連するセキュリティ上の考慮事項はありません。また、VCマージを組み込むためにレガシーATM LSRの提案された変更の結果として、セキュリティ上の考慮事項もありません。
This document has investigated the impacts of VC merging on the performance of an ATM LSR. We experimented with various traffic processes to understand the detailed behavior of VC-merge capable ATM LSRs. Our main finding indicates that VC merging incurs a minimal overhead compared to non-VC merging in terms of additional buffering. Moreover, the overhead decreases as utilization increases, or as the traffic becomes more bursty. This fact has important practical consequences since switches are dimensioned for high utilization and stressful traffic conditions. We have considered the case where the output buffer uses a FIFO scheduling. However, based on our investigation on slow sources, we believe that fair queueing will not introduce a significant impact on the additional amount of buffering. Others may wish to investigate this further.
このドキュメントでは、VCマージがATM LSRのパフォーマンスに与える影響を調査しました。さまざまなトラフィックプロセスを実験して、VCマージ対応のATM LSRの詳細な動作を理解しました。私たちの主な発見は、VCのマージが追加のバッファリングの観点から非VCマージと比較して最小限のオーバーヘッドが発生することを示しています。さらに、使用率が増加するにつれてオーバーヘッドは減少します。この事実は、スイッチが高い利用とストレスの多い交通条件のために寸法が整っているため、重要な実際的な結果をもたらします。出力バッファがFIFOスケジューリングを使用する場合を検討しました。ただし、遅い情報源に関する調査に基づいて、公正なキューイングは、追加の量のバッファリングに大きな影響をもたらさないと考えています。他の人はこれをさらに調査したいと思うかもしれません。
The authors thank Debasis Mitra for his penetrating questions during the internal talks and discussions.
著者は、内部の講演や議論の際に彼の鋭い質問をしてくれたDebasis Mitraに感謝します。
[1] P. Newman, Tom Lyon and G. Minshall, "Flow Labelled IP: Connectionless ATM Under IP", in Proceedings of INFOCOM'96, San-Francisco, April 1996.
[1] P. Newman、Tom Lyon、およびG. Minshall、「Flowラベル付きIP：Connectionless ATM Under IP」、InfoCom'96、San-Franciscoの議事録、1996年4月。
[2] Rekhter,Y., Davie, B., Katz, D., Rosen, E. and G. Swallow, "Cisco Systems' Tag Switching Architecture Overview", RFC 2105, February 1997.
[2] Rekhter、Y。、Davie、B.、Katz、D.、Rosen、E。、およびG. Swallow、「Cisco Systemsのタグスイッチングアーキテクチャの概要」、RFC 2105、1997年2月。
[3] Katsube, Y., Nagami, K. and H. Esaki, "Toshiba's Router Architecture Extensions for ATM: Overview", RFC 2098, February 1997.
[3] Katsube、Y.、Nagami、K。、およびH. Esaki、「ToshibaのRouter Architecture Extensions for ATM：概要」、RFC 2098、1997年2月。
[4] A. Viswanathan, N. Feldman, R. Boivie and R. Woundy, "ARIS: Aggregate Route-Based IP Switching", Work in Progress.
[4] A. Viswanathan、N。Feldman、R。BoivieおよびR. Rewsy、「Aris：集計ルートベースのIPスイッチング」、進行中の作業。
[5] R. Callon, P. Doolan, N. Feldman, A. Fredette, G. Swallow and A. Viswanathan, "A Framework for Multiprotocol Label Switching", Work in Progress.
[5] R. Callon、P。Doolan、N。Feldman、A。Fredette、G。Swallow、A。Viswanathan、「マルチプロトコルラベルスイッチングのフレームワーク」、進行中の作業。
[6] WAN Packet Size Distribution, http://www.nlanr.net/NA/Learn/packetsizes.html.
[6] WANパケットサイズ分布、http：//www.nlanr.net/na/learn/packetsizes.html。
[7] Heinanen, J., "Multiprotocol Encapsulation over ATM Adaptation Layer 5", RFC 1483, July 1993.
[7] Heinanen、J。、「ATM適応層5を介したマルチプロトコルカプセル化」、RFC 1483、1993年7月。
[8] P. Jacobs and P. Lewis, "Discrete Time Series Generated by Mixtures III: Autoregressive Processes (DAR(p))", Technical Report NPS55-78-022, Naval Postgraduate School, 1978.
[8] P.ジェイコブスとP.ルイス、「混合物によって生成された個別の時系列III：自己回帰プロセス（DAR（P））」、テクニカルレポートNPS55-78-022、海軍大学院、1978年。
[9] B.K. Ryu and A. Elwalid, "The Importance of Long-Range Dependence of VBR Video Traffic in ATM Traffic Engineering", ACM SigComm'96, Stanford, CA, pp. 3-14, August 1996.
[9] B.K.RyuとA. Elwalid、「ATMトラフィックエンジニアリングにおけるVBRビデオトラフィックの長距離依存の重要性」、ACM Sigcomm'96、カリフォルニア州スタンフォード、pp。3-14、1996年8月。
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